/************************************************************\
**	Copyright (c) 2012-2024 Anlogic Inc.
**	All Right Reserved.
\************************************************************/
/************************************************************\
**	Build time: Aug 30 2024 20:47:17
**	TD version	:	5.9.122301
************************************************************/
`timescale 1ns/1ps
module ram
(
  input   [7:0]                 dia,
  input   [7:0]                 addra,
  input                         wea,
  input                         cea,
  input                         clka,
  output  [7:0]                 dob,
  input   [7:0]                 addrb,
  input                         ceb,
  input                         clkb
);

  ram_9aeb2647f91d
  #(
      .DATA_WIDTH_A(8),
      .ADDR_WIDTH_A(8),
      .DATA_DEPTH_A(256),
      .DATA_WIDTH_B(8),
      .ADDR_WIDTH_B(8),
      .DATA_DEPTH_B(256),
      .REGMODE_A("NOREG"),
      .WRITEMODE_A("NORMAL"),
      .RESETMODE_A("ASYNC"),
      .INIT_FILE("NONE"),
      .REGMODE_B("NOREG"),
      .FILL_ALL("NONE"),
      .WRITEMODE_B("NORMAL"),
      .RESETMODE_B("ASYNC")
  )ram_9aeb2647f91d_Inst
  (
      .dia(dia),
      .addra(addra),
      .wea(wea),
      .cea(cea),
      .clka(clka),
      .dob(dob),
      .addrb(addrb),
      .ceb(ceb),
      .clkb(clkb)
  );
endmodule
